Meetup o metodologiji dizajna i verifikacije u beogradskom Startit Centru

Meetup će biti održan u sredu, 12. decembra, od 18 časova.

Ana Petrović - 26. Novembar, 2018.

U poslednjim godinama industrija poluprovodnika se veoma brzo razvija i raste, a u paraleli sa tim rastom segment VLSI dizajna i verifikacije takođe doživljava veliku ekspanziju. Kako ovaj trend ne zaobilazi ni tržište Srbije, neophodno je da šira inženjerska zajednica zainteresovana za ovu tematiku bude bolje povezana i informisana o najnovijim trendovima.

Kako bi doprineli boljem povezivanju i razmeni informacija između zainteresovanih strana, prevashodno dizajnera i inženjera za verifikaciju na svim nivoima, Veriest će, 12. decembra u Startit Centru Beograd, organizovati prvi meetup o metodologiji dizajna i verifikacije kao svoj doprinos širenju znanja i iskustva zajednici inženjera u Srbiji zainteresovanoj za ovu oblast.

Planirano je da ovo bude prilika za talentovane VLSI inženjere u Srbiji da se upoznaju, povežu i razmene ideje i diskutuju o najboljim metodologijama u ovoj interesantnoj i izazovnoj oblasti.

Format ovog meetupa, kao i budućih okupljanja, će biti kombinacija tema vezanih za dizajn i verifikaciju obrađenih iz različitih uglova.

Ovaj prvi meetup, kao i svi budići, će biti podeljen u tri celine. Glavni događaj meetupa će biti gostovanje inostranog predavača, predstavnika vodećih kompanija u oblasti VLSI dizajna i verifikacije ili renomiranih svetskih predavača iz ove oblasti. Drugi segment meetupa će biti posvećen dostignućima, idejama i prenošenju iskustva nekog od domaćih projekata (realizovanih u Srbiji). Kao završni segment meetupa biće organizovan koktel, koji za cilj ima upoznavanje, povezivanje i druženje kolega iz ove oblasti.

Agenda

Prvo predavanje će održati Avidan Efodi, Senior Verification Consultant, koji radi sa nekoliko vodećih međunarodnih kompanija i jedan je od pionira tehnologija zasnovanih na Cloudu u VLSI verifikaciji. Avidan će podeliti svoju viziju o VSLI verifikaciji u eri klauda i implementacije koje on vidi kao state-of-the-art za SystemVerilog/UVM tehnike verifikacije.

Potom će detaljnije pokazati konkretne primere zamene i poboljšanja SystemVerilog funkcionalne pokrivenosti (functional coverage) koristeći upite koji se izvršavaju na database servisima u Cloudu (cloud based database services) koristeći PostgreSQL, kao što je AWS Athena. AWS sagemaker, notebook servis koji je široko korišćen od strane analitičara podataka, biće predstavljen kao način da se interaktivno razvijaju i pokreću upiti i prikazuju rezultati.

Na drugom predavanju, Dejan Janjić i Miloš Mirosavljavić, vođe verifikacionih timova u Veriestu će predstaviti rad koji je nedavno bio uključen u program prestižne DVCon Europe konferencije, koja je održana u Minhenu oktobra 2018. Ova prezentacija će prikazati kako verifikacioni inženjeri mogu korišćenjem Specman makroa za kreiranje testova uprostiti i ubrzati verifikaciju u zahtevnim projektima, kao što je verifikacija kompleksnog 16×16 switch uređaja. Tehnike primenjene u ovom projektu uveliko su pojednostavile i optimizovale verifikacione taskove, vreme izvođenje projekta, kao i pomogle u organizaciji tima neophodnog za verifikaciju ovako kompleksnog projekta.

Prezentacija će pokriti motivaciju u korišćenju ove tehnike, izazove koji su morali biti prevaziđeni, pokazati primere iz projekta, rezultate i područja budućih unapređenja.

Nakon prezentacije posetioci su pozvani da se priključe networking delu, koktelu, gde će biti u mogućnosti da postavljaju pitanja predavačima, kao i da se upoznaju i popričaju sa kolegama.

Za sva pitanja i komentare, ili ako biste želeli da govorite na nekom od budućih meetupa pišite na: info@veriestS.com

Prijave

Događaj će biti održan 12. decembra od 18 časova u Startit Centru Beograd (Savska 5). Prisustvo je besplatno, ali je prijava neophodna putem sledeće forme.